搀杂键合技巧带来的超高互连密度，前所未有。

搀杂键合技巧可收尾前所未有的信号互连节距，但若芯片裸片与中介层全面布设互联结构、互连点间距仅1微米，单颗芯片的互连总量可达到数十亿个。面对如斯巨大的互连限制，逐个检测、测试每个互连点已不具备可行性。想要保险该工艺的良率，既需要制程具备高度均匀性与可瞻望性，同期芯片架构也需具备模块化、可测试性与冗余建树智商。

新想科技I/O库IP居品阛阓总监Lakshmi Jain默示：“搀杂键合能收尾极高密度的互连。一块布满芯粒、以1微米节距完成键合的完好尺寸中介层，里面互连点数目应答可达数十亿。在这么的制程限制下，制酿成败不再取决于管控单个互连点，而是依靠架构层面的全局调控——架构需预设一定进度的制程颓势，并具备颓势容忍智商。”

搀杂键合可收尾无凸块互连，互连节距覆盖10微米至1微米。以当下行业程序来看，1微米节距已是极高难度工艺，但这并非物理极限。EV Group业务拓展司理Thomas Pleschke合计更小的互连节距将逐步落地：“表面上，咱们省略完成两片300毫米晶圆的键合，焊盘节距可达200纳米，合座互连点总量高达数万亿个。”

平面硅工艺的上风在于可并行制备海量互连点，因此不论互连总量是百万级也曾十亿级，制程基础逻辑不变，信得过关键在于工艺均匀性。晶圆片内的制程偏差会对良率酿成废弃性影响。与此同期，在输入输出电路中集成配套测试电路，可收尾键合前后的电性检测，保险互连可靠性。

数十亿互连点的收尾门槛并不高

收余数十亿互连点的中枢，恰是搀杂键合所扶持的1微米互连节距。每毫米长度内可排布1000个“凸点”（业内虽俗例称其为凸点，但搀杂键合的中枢上风恰是取消传统凸块结构，直禁受尾焊盘与焊盘贴合键合）。底下以一款封装决策例如说明该逻辑。本次测算假定中介层可与基板完成搀杂键合；即便剔除该假定，最终论断也不会发生更正。

测算将弃取现存商用裸片尺寸行为参考，仅用于规矩裸单方面积，不代表该裸片原生互连点数目；咱们将基于裸片尺寸，推算搀杂键合工艺下可收尾的互连总限制。

图1：用于统计互连点数目的处理器封装决策。若HBM4堆叠层数为16层，合座互连点总量可冲破260亿个。

测算采取市面现存裸片尺寸仅作面积参考，不代表裸片原生可用互连点数目，仅依托尺寸贪图该规格裸片弃取搀杂键合后的互连上限。

示例封装内含8颗Intel Nova Lake处理器裸片，单颗裸片尺寸14.8×6.6平方毫米，单裸片互连点超9700万个，8颗处理器估量互连点7.81亿个；封装搭载12组16层堆叠HBM4，单颗DRAM裸片尺寸11×11平方毫米，对应互连点超230亿个；另有1颗参考AMD规格瞎想的输入输出芯粒，尺寸一样为11×11平方毫米。中介层弃取三块光刻视场拼接瞎想，单块视场28×33平方毫米，中介层合座互连点总量约25亿个。

将扫数器件互连点相加，合座封装互连总量达267亿个，其中绝大多数互连点来自HBM4存储堆叠。即便中介层无法与封装基板收尾搀杂键合，整套封装互连点限制依旧保管数百亿级别。

该测算存在一定梦想化前提：HBM4堆叠可在裸片阶段、堆叠阶段完成两次电性检测后，再与中介层键合，但这无法更正一个行业趋势：单封装内收余数百亿互连点的技巧决策很快将落地商用。

互连点限制达到百亿级后，工程师若何保证一说念互连均可平素职责？搀杂键合互连尺寸细小、排布相当密集，键合完成后作念光学检测并不执行；即便仅排查开路、短路故障，逐点测试也会破钞多量时候，且很难收尾每个互连点的单独电性引出。

想要得到踏实可靠的互连，需要兴奋两大中枢要求：一是整片晶圆的制程一致性极高，保证键合焊盘的刻蚀、金属填充均匀；二是芯片内置专用测试电路，让电性检测具备可落地性。

从起源收尾高品性制程

先进半导体制造最大挑战之一即是制程偏差。单颗裸片想要平素职责，其上扫数键合焊盘的制备工艺必须统统和洽：包括氧化层孕育、通孔刻蚀、通孔金属填充，以及金属层回退——金属回退瞎想是为了让氧化层先贴合、完成预键合。随心一处互连失效，B体育官方网站首页入口皆会导致整颗裸片报废。

搀杂键合对制程环境要求严苛，是公认的高难度工艺，氧化层与铜金属的键合界面必须极致洁净，才智让两种材料无缝贴合，如同单一合座。Pleschke指出：“搀杂键合对名义预处理的程序十分无情，常常要求名义约略度低于0.5纳米；等离子工艺气体种类、射频功率参数、处理时长皆是决定键合品性的中枢工艺贪图。”

单颗大尺寸裸片内的工艺均匀性本就难以管控，而想要收尾可不雅的晶圆良率，整片晶圆跨区域均匀性必须达到极高程序。均匀性无法透顶根绝互连颓势，但能大幅抑遏故障概率，缩小后端电性测试的压力。

Pleschke补充说念：“化学机械抛光（CMP）门径中，铜凹下的高度、神态、均匀度管控至关重要。铜焊盘常常需回退3至5纳米，尺寸与散布保合手均匀（铜焊盘推广统共约每微米铜厚、50摄氏度温升推广1纳米）。”

并行化晶圆制程是中枢扶持

平面工艺的中枢上风是整片晶圆扫数裸片、扫数焊盘同步加工，前提是制程偏差可控。泛林集团先进封装董事总司理Chee Ping Lee默示：“百亿级互连点的量产落地，依托整套半导体产线的晶圆级并行加工智商，涵盖光刻、薄膜千里积、刻蚀全历程。介质层薄膜千里积是搀杂键合两片晶圆预贴合的基础；随后咱们弃取等离子刻蚀在介质层钻出通孔，通孔侧壁神态高度可控、复刻光刻图形精度；临了并行完成数十亿通孔的金属填充，一次性形成完好互联结构。”

Lee用一个普通类比描摹该制程限制：“这就好比要在好意思国全境均匀降雨，精度达到每间隔一米抛弃的水桶，接水速度统和洽致。”

为缩减堆叠高度（尤其HBM存储堆叠）、镌汰互连走线长度，晶圆薄化工艺正在握住推动；临时键合材料（TBM）可将超薄晶圆固定在承载片上，保险制程踏实性。

布鲁尔科技哄骗工程师Amit Kumar称：“基于搀杂键合的高带宽存储技巧阶梯，需要将晶圆薄化至数十微米，以此镌汰堆叠后的信号传输旅途。这对临时键合材料建议多重性能拘谨：需承受多轮堆叠键合轮回、具备踏实的机械与热学性能；晶圆合座厚度偏差（TTV）需戒指异常低水平；同期材料名义易清洁、无颗粒残留。”

介质层材料性能至关重要

相邻搀杂键合焊盘之间由介质层拆开，互连间距缩小会加重信号串扰、劣化信号完好性，采取更低介电常数的介质材料可改善该问题。

Kumar讲明：“输入输出电路密度提高一个数目级，金属导体间距同步缩小。想要保管高频下的信号完好性，2026世界杯竞猜中国官网介质材料必须具备极低的高频介电常数。”

互连节距缩小也会给介质层带来更大应力。Pleschke默示：“相较于大节距架构所用介质，末节距工艺配套介质需要承受更高机械应力、提供更强键合结合能，耐受铜焊盘之间介质缺欠缩小带来的应力增量。”

除此除外，铜金属会在部分介质中发生离子迁徙。Pleschke补充：“器件尺寸微缩后，铜扩散成为新增可靠性风险，需采取适配介质加以藏匿，典型材料包括SixNy、SiON、SiCN。但这类材料介电常数均高于二氧化硅（3.9~4.2）：SiON介电常数区间3.9~7.5，SiCN为4.0~9.0，氮化硅（Si₃N₄）为6.0~7.5。”

逐点检测决策已不成行

Pleschke提到：“搀杂键合焊盘合手续缩小，不仅质检职责量大幅高涨，配套检测开采的开发门槛也同步举高。”

受限于互连尺寸与排布密度，光学检测技能已不再适用。Lee指出：“搀杂键合收尾的互连密度下，技巧层面无法收尾对每一个讲和焊盘的落寞检测，这对量检测开采厂商是巨大挑战。”

Lakshmi Jain招供该不雅点：“该密度下产生的颓势多为局部电性故障，发扬为键合弱一语气、开路、性能临界，或是小范围连片失效，这类颓势无法通过视觉检测识别。”

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既然逐点检测不具备实操性，电性测试就成为筛选失效裸片的中枢技能。裸片虽可在键合前单独完成测试，但键合后仍需复测，说明键合界面可靠。

以电性测试替代物理检测

这类芯片必须集成内置自测试（BiST）电路考据互连性能，同期配套冗余互联结构与建树逻辑，用于建树检测出的故障互连点。

主流贬责决策是将输入输出端口区分为落寞单位簇，每个单位簇配套完好测试电路，可落寞完成检测；通过复制单位簇，生动扩展互连总额量。新想科技3DIO IP即是该决策的典型案例：单个单位簇包含16组差分通说念（每组通说念双向各一枚焊盘），内置独未必钟树，弃取双倍数据速度（DDR）时钟，数据传输速度可达4~6吉比特每秒；同期配套电源VDD、接地互连与静电保护电路。

Lakshmi Jain先容：“3DIO物理层IP不会单独考据每一条互连走线，而是将互连整合为程序化、可复制的微型单位簇，每个单位簇支合手落寞电性测试。镶嵌式内置自测试电路支合手键合前、键合后双阶段检测，可提前、精确定位键合颓势。该物理层无绑定特定通讯公约、无需链路覆按，制造测试时可径直不雅测时序性能，不受公约法例限制。”

对百亿级互连场景而言，该架构中枢上风是每个单位簇自带自测试模块、冗余清醒与建树功能，裸片可在键合前后自主完成互连自检。单位簇可通过编译器具生动配置，冗余清醒的布设限制可笔据居品需求诊治；一朝检测出故障互连，建树机制可切换至备用清醒，营救存在颓势的裸片。

冗余瞎想与建树机制不成或缺

测试检出的颓势大多未必散布，冗余清醒建树机制可营救本应报废的裸片。该机制需要预留备用焊盘，当主互连焊盘故障时完成清醒切换。

Lakshmi Jain称：“本色量产环境中，绝大多数良率损耗来自零碎散布的局部颓势，而非系统性工艺故障。因此冗余清醒的布设比例高度取决于对应制程工艺、代工场固有颓势特征，不存在一套通用冗余比例适配扫数居品瞎想。”

新想科技单位簇架构将冗余资源集成在单位簇层级，新增单位簇即可同步扩容冗余智商，扩展性更强。“在物理层层面，咱们支合手制造级电性测试，精确定位故障通说念或单位簇，基于实测硅片数据启用建树、清醒重映射或冗余替换决策。单位簇化瞎想可精确覆盖量产中常见的未必颓势，同期幸免冗余电途经度瞎想，酿成面积花消。”

永恒可靠性保险

搀杂键合的可靠性狠恶并存：上风在于器件、互连尺寸更小，表面上更容易收尾踏实工艺；毛病是互连总量达到百亿级，从统计学角度势必存在少许失效点位。

但本色上，微型短距铜-铜搀杂键合互连的可靠性优于传统微凸块决策。Chee Ping Lee默示：“对比传统微凸块界面，极短距离的铜对铜搀杂键合互连电阻、电容更低，信号完好性更优。不同系统下误码改善幅度受多重成分影响，但比拟过往裸片集成决策，搀杂键合界面均匀性更好，信号衰减进度大幅抑遏。”

Lakshmi Jain对此默示招供：“若瞎想裕量经过完好考据，覆盖制程、电压、温度（PVT）与器件老化全工况，未必误码发生概率会降异常低，仅出现于极小概率统计事件。因此物理层原生误码率（BER）可作念到极低，无需依赖表层通讯公约通过重传、纠错码（ECC）阴私故障。这种物理层原生可靠性，是高密度搀杂键合互连收集限制化落地的关键。”

工艺难度将合手续攀升

文中采取1微米节距仅作示例，并非工艺物理极限。前文提到，表面上业界可收尾200纳米焊盘节距；往日焊盘节距合手续微缩，还可能需要诊治焊盘几何外形。Thomas Pleschke默示：“焊盘尺寸、节距握住缩小后，铜金属占比合手续提高；为保险整片晶圆均匀性，需要优化焊盘排布为六边形阵列，同期布设虚构dummy焊盘。”

搀杂键合属于跨边界复合型技巧用功，涵盖材料、半导体工艺、机电一体化多学科，产业链全门径深度协同至关重要。Pleschke称：“从前期研发到量产落地，整条价值链高卑劣企业需重要密合作，才智攻克搀杂键合各项工艺用功。”

跟着搀杂键合哄骗普及、芯片互连限制合手续扩张，行业还将濒临更多全新挑战，业界也需要合手续改进决策，收余数百亿乃至数万亿互连点的踏实、高性能、可瞻望量产。

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